Exponiendo el Paralelismo a Nivel de Instrucciones en Presencia de Bucles

MARCOS R. DE ALBA

Resumen


ESTE TRABAJO SE CONCENTRA EN EL ANÁLISIS Y DETECCIÓN DE BUCLES PARA INCREMENTAR EL PARALELISMO A NIVEL DE INSTRUCCIONES A TRAVÉS DE LA ESPECULACIÓN DE VISITAS ENTERAS A LOS BUCLES. EN LA TESIS SE COMPARAN LAS TÉCNICAS PROPUESTAS CON OTRAS EXISTENTES Y SE PROPONEN TÉCNICAS HÍBRIDAS QUE EXPLOTAN LAS CARACTERÍSTICAS BENÉFICAS DE LOS MECANISMOS INVOLUCRADOS. SE LLEVA A CABO UN ESTUDIO DINÁMICO DE LAS PROPIEDADES DE MUCHOS CONJUNTOS DE APLICACIONES CON EL FIN DE DETERMINAR LAS CARACTERÍSTICAS ÓPTIMAS DEL HARDWARE PROPUESTO. TAL INCLUYE UNA MEMORIA CACHE ESPECIALMENTE DISEÑADA PARA EL ALMACENAMIENTO Y MANEJO ÓPTIMO DE INSTRUCCIONES PERTENECIENTES A LOS BUCLES. PROVEYENDO MILES DE INSTRUCCIONES PARA ESPECULACIÓN EN LA MEMORIA CACHE DE BUCLES SE OBTIENEN ACELERACIONES EN LA MAYORÍA DE LAS APLICACIONES CON EL MISMO PRESUPUESTO DE HARDWARE. SE PRESENTA DE FORMA DETALLADA EL ESTUDIO EXHAUSTIVO DE TÉCNICAS SIMILARES ASÍ COMO LOS DETALLES DEL DISEÑO DEL HARDWARE PROPUESTO. SE JUSTIFICAN CADA UNA DE LAS CARACTERÍSTICAS BASADAS EN ESTUDIOS DINÁMICOS DE LAS PROPIEDADES DE LAS APLICACIONES. TAMBIÉN SE ANALIZAN POSIBLES FORMAS DE PROVEER MAYOR GANANCIA EN EL RENDIMIENTO Y SE PRESENTAN ALTERNATIVAS DE ADAPTACIÓN DEL HARDWARE EN ARQUITECTURAS FUTURAS Y EN PROCESADORES COMERCIALES EXISTENTES.

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Oscar Zavala